本帖最后由 taizer 于 2012-7-26 02:10 编辑
这是硬件百科全书的第二篇，距离上一篇的发表似乎过去了很久，至少远超过我的预期。这段时间加班很多，就没有心静下来写东西。下班回家还有点时间，就看看动画。 由于此段时间美剧荒，没的看就去看动漫，看的我三观都快崩溃了。 说正事，整个硬件百科全书我准了四大部分：3D图形加速卡（已发）中央处理器（这篇） 主板和显卡 以及机电产品 。 GPU和CPU篇我早就写了主体部分，所以我完成起来所耗时间不算很多。 而后面的这两个我是一点没写呢，关键问题是这个2个东西貌似要图文并茂才能说的清楚明白，所以真的有可能遥遥无期了。 而且9月份各路美剧都开撸了是吧。
给大家说个笑话吧，真事。 我高中有一个同学，跟我坐过同桌，人蛮好的，很闷骚很YD很贱。在硬件上我和他也算是亦师亦友的关系，他是师。 09年的时候他到一个新的单位上班，2个月后来了一个比他小两岁的80后，相谈甚欢，比较投基。但这新人由于也很贱，所以互相挤兑。 一日说到高中在何处，才知原来是校友，再细问才发现我这同学乃是校史上最贱的一届，再问及班级再次惊喜发现原来是最贱的那个班。于是学弟发话到，虽然自己所在这一届并不如前辈那般是传说里的人物，然自认为修贱经年可以予传说人物一战。 二人单位论贱，各种比试完毕果然不分胜负。于是我这位同桌提出了一个惊世骇俗的比试方法----湿吻。互相恶心对方，受不了的则永远做手下败将。 学弟竟然应战。 我同桌跟我说这个事情的时候坦言对手之强大，坚持了很久。 我问，那后来呢？ 他说，现在这货就是我的跟屁虫，到哪都喊我老大帮我拎包。 朕很震惊啊！问道：how WIN ？ 答曰：我把舌头伸进去了··········
下面就是正文了： 此文的主体部分创作较早，因此如果有过时之处还望谅解。 CPU架构浅释这是一张nehalem核心的架构图图片仅是图片而已，本文并不围绕任何具体的芯片讲述
相对于早期的超标量结构现行的处理里要复杂许多了。
我首先把cpu的主要单元罗列起来加以解释，然后介绍指令的大致流程，最后说明些没有很严整逻辑结构的一些技术信息。
而对于cpu的性能参数放到后面来说。Cpu由晶体管组成，晶体管的开合形成0,1，这就是二进制运算的基本由来。
对于构成cpu的数以亿计的晶体管是不能通过电流来控制开关的，因为巨大的热量根本无法控制。
控制晶体管开合的是电讯号，（具体的信号方式此后在晶体管结构介绍中具体阐述）一般来说晶体管的开合电压区间为0.01V。
电源和主板制造商通过各种手段尽量使得输出的电讯号波纹没有较大的波动，
比方说晶体管1.31v的时候开启，而主板输出的电压讯号每10次只有3次可以到达1.31v，其余的时候只能到达1.29v，
那么这就存在一个区间使得cpu在高负载下会不稳定，我们可以通过调节来让cpu的开启电压处于1.29v的位置上。
intel在p45这个芯片组上开启了ref gtr 调节选项以规避这个信号噪区间。
Cpu在制造的时候按照内部结构图谱对晶圆进行逐层的沉浸刻灼，一层形成完毕后再铺上特殊的介质进行第二层刻灼，一般的cpu层数都能达到10层以上。
最后形成的晶圆上的晶体管还没有打通，经过腐蚀工艺打通晶体管和测试后的CPU才算完工。
当然形成一颗cpu的全部晶体管不可能都被用来作为单元给利用上了，这说是良品。
情况好的时候，一个晶圆上应该有半数的cpu的全部单元可以（冗余晶体管技术），也有部分的cpu有瑕疵，但由于出问题的部分只是高速缓存等非核心组件，可以屏蔽后上市。
其他的自然就废掉了。多核处理器的话也可以屏蔽掉出问题的核心做为其X2 X3等版本上市，当然这也引发了AMD的开核热潮。屏蔽的做法在GPU领域也非常普遍。
我们经常看到的CPU内部结构照片上，可以看到非常清晰的格局分布，特别是高速缓存部分非常显眼。
1.指令单元 在一次震动里，CPU里的一个指令单元能处理的指令数量是固定的，所以要提升cpu的指令效率要么增加cpu的频率要么增加指令单元的数量。实际上由于cpu是一个线性结构，一味的增加指令单元的数量并不能根本的解决问题。而如果我们把每一个cpu内核做为一个运算阵列来看的话，还有一个途径就是改进核心架构，比如说预读取、乱序指令池、超大容量的内部高速缓存和分支预测这类单元，它们能改善并行指令时候的cpu的效率，但却不能根本的解决问题，再者这些结构的晶体管耗用度太高。比如早期NetBurst这种流水线很长的结构中，指令返回消耗的资源也过高了。出于增加指令单元数量同时兼顾到晶体管耗用和并行指令效率的考虑催生了多核架构，未来的多核架构很有可能是每核心只有多个整数运算单元和一个浮点单元，然后多核心一个封装，共享解码，预读取、高速缓存等单元，有点类似GPU的阵列结构。（我在补全这个文章的时候才发现我曾经对现在推土机模块化有了一定的预见性）在nehalem的I7中，L1缓存中的指令缓存变成了4way结构，这种结构会使得数据延迟降低但会导致并行情况下效率下降。我个人的观点认为这和nehalem的解码单元能力过剩而运算单元有些短板有关。 所谓的流水线， 就是将一条指令分成多个简单的段分开执行以提高效率 ，由于每个部分的单独执行，越高的流水线cpu就越容易达到高频率。在比如在NetBurst中，流水线的长度一度高达31，所以NetBurst 才会能达到如此高的频率。当然缺点是显而易见的，一旦出现指令错误返回，这将会耗用更多的时间。我们看到早期的AMD以PR值标注其CPU，其中一个原因就是那个时候AMD的CPU相对来说指令流水线更短，效率更高，同频性能也更好，倘若以频率标注有点吃亏。当今的处理器开始使用类似GPU的命名方式了，AMD的PR标注方式算个开端。 另外一个增加cpu运算能力的方法就是增加内部各单元的数量，多运算单元结构一般被称为超标量结构，P6就属于比较经典的超标量结构。单从超标量这种运算结构来说，目前的cpu和10年前的cpu并无本质区别。 （intel）处理器内置4组解码单元，包括3组简单解码单元和1组复杂解码单元。CPU日常处理的是流程较短的X86简单指令，交由简单解码单元翻译成微指令，较少出现的复杂指令则交由复杂解码单元，翻译成4条微指令结构的X86指令，4条以上的由复杂指令单元和微码序列器共同完成翻译。所有的指令最终都被解码成可以统一执行的微指令（mico-op），最后交由执行单元。算上指令融合的话，一次最多可以解5条指令。（指令融合技术，两条相近的X86指令可以融合成一条微指令，提高指令执行效率。部分难以处理的一些微指令进行了微指令融合，本来这些指令需要再次经行拆分和寄存，INTEL采用扩展指令集将这部分进行融合，由于这部分指令又包含了相当多的浮点运算，所以这种设计对提升浮点运算也颇有益处）。
2.Cpu内部的运算部件主要是整数和浮点两部分。 整数单元由简单运算单元（又称高速ALU）和复杂运算单元又称（慢速ALU）组成。其中高速ALU一个时钟可以完成2次操作，主要用于处理简单的整数运算；慢速ALU在一个或者多个时钟周期才能完成1次操作，主要用于复杂的整数操作。（另外还有用于生成地址的AGU部件，AGU主要从内存取操作数和保存操作结果。） 浮点单元则包括，浮点地址生成单元，作用和AGU是一样的。浮点运算单元，而且随着应用对浮点运算的需求，浮点单元的数量一直在增加。还有专门用于执行MMX指令的多媒体单元，以及执行SSE指令的SIMD执行单元。SIMD属于一种流式处理，使得单元可以以一条流水线携带多个数据经行并行处理而不影响性能。MMX和SSE都属于SIMD操作。解码单元与指令单元在数量上存在联系，但在实际工作中二者并不能同步操作，这和GPU的纹理拾取和纹理过滤单元有点类似。这里提下，powerpc的超线程技术更加类似SIMD而不是HT。
3.预读取和分支预测 在进行指令解码前，由第一层预读取单元进行预读取操作，从而减少指令序列对效率的影响，同时在这一层面还存在第一阶的动态分支预测单元。 预读取技术。为了不让高频率的指令单元等待缓存的数据，CPU的设计者采用了将数据预先装入高速缓存的办法。为了应对高频率下的预取MISS，每个核心安排了3组预取单元，其中2个数据预取单元1个指令预取单元，在L2中还有2组预取单元。预取单元通过存储器的索引判断所需要预取的数据，同时预取单元不会预取正在读取的数据和指令。 分支预测。比如说现在有一个指令操作，确定A是否能被B,C,D整除，能够被整除的队列就会继续执行，不能整除的就不再执行。如果没有分支预测，此指令必须将B,C,D 3线全部跑完才能知道结果，这无疑是个很大的资源消耗，而且与GPU不同的是，CPU的分支运算量还是不小的，而且很难通过程序本身进行规避。所以就由分支预测来规避，从而让指令只跑有效的那个序列。同时借助分支目标缓冲器branch targe buffer，保存之前出现过的分支和目标记录，对之后出现的分支进行预测并对操作序列做译码和分析操作，生成一个微操作指令池保存下来，以辅助未来的指令序列调试。分支预测还能够根据数据流的情况，预测未来乱序执行的出现。 CPU的前端结构还包括一个分支预测单元，由分支目标缓冲区-BTB，分支地址计算器BAC，返回地址栈RAS，循环回路探LD、间接分支预测器IBP组成。其中LD和IBP在P4以后引入。处理器还在分支预测器和取指令单元间增加一个队列来运行分支转移，否则话这个操作就得耗用一个流水线。 解码完成后形成的操作序列后也存在一个跟踪分支预测单元。在L1和L2中存在一个预读取结构，把L1有可能要从L2读取的数据的地址预先装入L1.
4.高速缓存又叫片上缓存，分为L1,L2.L3。 L1的速度最快，通常每bit的L1消耗6个晶体管（早期的官方数据，现在肯定不是这个数字了），高速缓存的成本大概是内存模组的30倍。核心运算单元的数据来自于L1，L1的数据则来自于L2。当运算核心需要某数据的时候就会像L1要求取数，L1没有就向L2发出请求。通常情况下L1中保存着即将从L2要求的数据的地址而不是数据本身。如果是共享式的L2，L2还是保存着核心1和核心2的取数要求，当核心1需求核心2的某个数据，不需要到核心2中去取数，直接从L2取数即可。L1的位宽为256BIT（或者视作64bit*4倍核心速度），分为数据缓存和指令缓存2种，通常为32KB的8way结构。（AMD的K8中，L1为128BIT，数据缓存和指令缓存各为64KB的2WAY结构多WAY的结构可以增加并行指令的输入效率，但当指令多为复杂指令时延迟就会较高。AMD的设计思路中L2是每核心独有的，由于是HT总线也就是内存直连技术，所以对L2的大小不是很敏感，其L1和L2和intel的设计思路有所不同。在K10R这个时代，AMD引入了一个6M的48WAY L3，以缓解并行指令下的压力。这个L3大致消耗了K10R一半的晶体管，所以我们也发现拥有L3双核心的X2 550 比没有L3的4核X4 620卖的还要贵。） 由于L1和内存的速度差异极大，而且容量也无法满足要求，这就催生了L2，由L2和北桥或者UNCORE上的L3来通信获取数据再交由L1。L2最初是在主板上的，后期纳入CPU。比如曾经的超频神器赛扬300A 就是拥有L2的改进型号。 以酷睿的L2为例，早期的酷睿双核版本拥有的L2为4M 16WAY的64BIT结构，后期的4核心版本的L2高达12M，这部分L2已经消耗了小半晶体管。L2存在一个总线，称为BSB（后端总线），以4倍于CPU主频的速度来运行，所以当CPU的主频提升，L2的速度也会提升。L2的大小直接决定了CPU的性能，是一个非常关键的规格，而且越是并行指令的环境对L2越是敏感，比如说即时战略的多AI环境。L2用于缓冲指令，L1从此取数，L2的大小决定了指令的命中率，也就部分决定了CPU的指令效率。以一个核心匹配512KB L2为例，在苛刻的指令环境下大概有25%的MISS率，以此为基础增加L2的容量后可以减少MISS率，但这个效果并不是线性的。 如果要弥补最后的2%miss,甚至要花费额外100%的晶体管。就目前来说CPU都存在L2的指令MISS，如果要完全没有MISS，那cpu上70%以上的晶体管都要用来制作L2，而且从性能提升角度来说是极不划算的。 在intel和AMD都引入内存直连技术后，L2变成了每核心独享的。在nehalem的设计中，L3存在一块1.256M的空间用于存放所有核心L1和L2的全部数据拷贝。任何一个核心都可以从这里取数而不需要去访问别的核心缓存。（AMD的高速缓存相对来说一直比较小，可能是由于片上缓存技术还不够好，K10 1代的2M L3耗用了一亿晶体管，在CPU照片上能清楚到看到一片光滑平整的区域就是L3，这块区域占用了接近一半的空间。）实际上L3和L2等的不同在于，L3并不属于内核心模块，L3和第一阶的4KB TLB以及内存控制器封装在一起，成为一个独立的模块。这个部分可以被认为是内北桥，它与内存的通信达到了空前的高度。实际上，我们也看到内存直连技术虽然解决了内存和核心通信时总线的速度瓶颈问题，但依然受到CPU运算能力的制约。比如三通道和双通道技术，按理说三通道内存在速度上占绝对优势的，但由于DDR3的双通道和三通道直连的速度都受处理器本身吞吐能力的制约，优势很不明显。（现在三通道DDR3 2000的速度越来越接近部分处理器L3的速度。和多年前内存性能不够用的不同，内存带宽似乎达到一个非常过剩时代了。) 片上缓存的WAY数目的多寡决定是并行指令的效率，同时过多的WAY会造成复杂指令延迟提升，所以设计者用多WAY的L3缓存来解决并行指令问题，而在L1和L2上则采用低延迟的设计方式。而且由于L2现在全部变成独享结构，L2与L1的通信能力也得到了提升。 (目前的桌面CPU采用的是CISC和RISC结合的结构，从本质上来说还是CISC结构，也就是复杂指令集CPU，优点是CPU指令结构易于设计，但缺点就是指令代码描述起来比较复杂，比如一个简单的四则运算在描述时就要考虑寄存器堆栈等CPU硬件本身的结构问题，而RISC也就是精简指令集的CPU则只要把运算描述出来即可。RISC的缺点就是CPU更难设计，但由于指令描述简单所以效能很高。目前采用RISC的高端CPU最常见的就是IBM的powerPC，其强大也是有目共睹的。)
5.超线程技术 CPU利用内部闲置的单元，同时进行另外一条流水线操作。这2个线程是并行的但不是完全同时的，通常某一个线程是先执行，随后就跟进后来执行的线程。前端结构不进行单元拆分，最后2个线程会同时到达缓存区域。由于早期的处理器在线程的输入和输出端依然是单线程的，加之当时无论是CPU性能还是内存带宽都比较有限，开启超线程技术后在游戏中反倒出现了性能下降的现象，只是在办公软件等支持较好且对性能要求不苛刻的应用中有比较明显的提升。但如果CPU性能足够强大，闲置的单元较多，那么一个核心就可以达到2个核心的流水线处理能力。 现在超线程技术第早期HT技术不同的是，前端单元可以拆分，而且可以根据负载经行动态分割，这样就非常接近2个核心的效果。得益于处理器强大的性能和内存直连技术带来的内存性能飞速提升，现今处理器超线程技术在多线操作时提升明显。目前还有ATOM采用这一技术，当然ATOM受限于功耗，采用了顺序执行结构，又是双发指令，超线程技术带来的提升并不明显。
6.说说指令 指令主要为存储访问指令，这个占半数以上，存储指令中读指令占2/3，写指令占1/3。剩下的是20%分支指令，20%简单指令，10%的复杂指令。（这个也是早期的官方说法，现在比例如何我也不知道，或者我压根就没去找·········） 指令集操作步骤为 ，首先CPU由指令寄存器中取出指令，交由解码单元解码，指令解码后成为数据和数据执行地址，之后是取数操作，逻辑计算单元会对数据经行计算，一部分计算结束后数据进入CPU寄存器，一部分根据执行地址的需要会进入缓存进入内存，最后回到需要数据的程序中，CPU的存储器访问速度是内存的几十倍，CPU的寄存器需要不停的等待来访问内存，这就要用到CPU的高速缓存。内存的数据先交由二级缓存，之后由二级缓存交由一级缓存的指令缓存和数据缓存。二级缓存在早期的结构中是共享的，任何一个核心都可以从这里面取数，如果某一核心工作负载高它甚至可以完全占有L2.（动态负载技术） 插科打诨：AMD的处理器设计中没有引入简单指令单元，它使用的是全复杂指令单元的方案。复杂解码单元可以应对所有的情况，当然AMD也不是把所有指令都以一种方式解码，它也分为复杂和简单两种方式。一种是直接路径法，将指令翻译成1-2条类似于微指令的统一指令，AMD称为宏指令。另一种是向量路径法，用于将复杂一点的指令翻译成2条以上的宏指令。复杂解码单元可以进行直接路径和向量路径操作。类似于INTEL的情况，绝大多数可以指令可以使用直接路径发翻译，仍有一小部分必须经行复杂的向量路径法，而这其中又包含了大量的浮点运算。AMD拥有一个类似的指令融合技术的，不过INTEL可以融合的LOAD操作和SEE指令，在AMD上的方案是只能分割成2条宏指令操作。而且很有可能这个原因导致了AMD浮点运算的落后。 CPU的处理能力=单元数量*效率*周期频率 每个单元一个周期仅有一条指令的解码能力，于是频率和结构就成为了CPU效率的关键。 以四指令单元为例，通常情况下，简单指令集都是在全速工作的，因此一个周期，每个核心可以进行最多4条指令的解码操作。加之微指令融合技术，在最高效率下，一个周期可以处理5条指令。 设计人员还对SSE指令集进行了优化，每个核心拥有一组128bit的SEE指令执行单元，另外在前段布置了一组128bit SEE指令单元。 （AMD的K8是每个核心拥有一个64BIT的SEE指令单元，如果出现一个128bit的SEE指令，在执行的时候，不得不被拆分成2条64BIT的交由2个核心分别执行，之后融合。而一个64BIT的SSE指令，酷睿的每个核心可以同时进行双精度浮点预算。这也是AMD浮点运算低于INTEL的原因之一，这个结构在K10以后得以改进，我们也惊喜的看到看K10之后浮点运算的进步）。 寄存器组总共有十多个单元结构，主要分成通用、段、指令指针以及标志寄存器，这里不加赘述。 浮点寄存器组由8个80bit的数据寄存器和一个专用寄存器组成，这使得FPU可以进行32bit双精度浮点计算和80bit浮点计算，同时还支持16 32 64 bit以及80bit BCD的整数运算。 （简单说明下32BIT单精度浮点数 比如说123.456789 这就是个浮点数 然后转换成10的N次方*0，123456789的形式 之后转换成2的N次方*101010010…… 这种2进制格式 美国电气电子工程协会（IEEE）制定了浮点的工业标准，以统一其兼容性。 所谓的32bit 浮点精度 是由1个符号位，8位的介码（这个介码是有偏移位的，32bit是127，64bit，80bit则更高，这里不加赘述），23位的尾数，总共32位。 如果尾数没有23位就以0补位，最后以这个32位的2进制数据进行四则运算。 64bit就是1+11+52) 乱序缓冲区应该是是P6时期出现的一个巨大改进。乱序缓冲区包含一个可以容纳大量指令的指令池。如果流水线上的某条指令陷入停顿，就可以从乱序缓冲区选择另一条可供执行的指令。
又是无意义的图两张：
图中显卡是HIS的X1900XTX ，真怀念那个时代显卡的疯狂做工。
8.一些公司 说到晶体管的工艺，芯片的代加工，就不能不提台积电。 台积电：全称是台湾积体电路制造股份有限公司，其上市代号为TSM。公司英文简写和LOGO是TSMC，所以我们常常看到用TSMC代称台积电。 台积电是最早进行集成电路加工的公司，早在1987年就成立，目前就综合来说在超大规模集成电路加工这个行业称老大也不为过。台积电属于全球信息和科技百强企业同时也是世界500强企业。在上世纪的80-90年代，台湾涌现了大批投入进半导体事业的公司。大量的主板加工商，电脑商也都在那时候大量成立。在那个不亚于硅谷的地方拼杀留下来的企业，现今都成了各个行业的巨头。（昂达电子泪目，我也是元老咋就没混出来？）台湾都有很多很世界信息和科技100强企业，要知道这个名单里都是微软、IBM、惠普这些巨人。台湾半导体商的行动完全可以牵制到硅谷的巨人们，大量的芯片都是走台湾走掉的。 由于台积电在晶体管刻灼工艺上的进步，和出色的良品率（相对来说）。使得无论是INTEL AMD ATI NVIDIA的芯片都大量出自他的手。INTEL这样的巨头几乎把所有CPU的制程技术向TSMC开放（3D晶体管没有），由它负责相当一部分的芯片加工。有些型号则完全出自TSMC。TSMC的芯片加工规模相当大，加之良品率高，当芯片商自己生产能力不足时，几乎都会想到台积电。 （“芯片代工协会”简介：1994年，由行业领先厂商共同创建了FSA（www.fsa.org），以实现晶圆需求量与产量间的最佳平衡。FSA共有300多个成员，分别来自采用代工模式的芯片公司、集成设备制造商、半导体提供商、封装/集成厂商、电子设计自动化公司、投资银行、知识产权提供商及其他公司。该组织有助于增进采用代工模式的芯片公司与供应商之间的关系，促进业务合作关系，同时还负责推广芯片代工商业模式，公布相关数据，并制定相关标准和政策。FSA的目标是到2010年使近半数的集成电路收入来自芯片代工运营。----写这文章的时候还没到2010，所以我摘抄的这个如此苍老。当时我打算2011年春节放出全部系列，嗯···2年多了 ） 代工前十：台积电、台联电、特许半导体、中芯国际、IBM 、Dongbu Electronics 、MagnaChip Vangua rd 、上海华虹、NEC 、X-FAB Silicon台积电每年能吃下芯片代工4成的份额。就算是金融危机INTEL亏损的时候，台积电依然盈利。 台湾的鸿海集团也是拥有芯片加工能力的。 NVIDIA有90％的芯片产品是交由台积电（TSMC）代工生产，剩下的10％由台联电(UMC)负责，更早些年IBM也代为加工部分。NVIDIA为了赶上32NM制程，由于TSMC的良品率还不够好，甚至有让Globalfoundries代工的意向，要知道Globalfoundries是AMD旗下的芯片代工厂。（自带吐槽：Globalfoundries现在已经独立，现在显卡也是28nm的了） 台湾联华电子 AMD和ATI芯片有段时间曾经转由台湾联华电子（UMC）代加工，主要在合并后的一段时间。之前也主要由TSMC负责，UMC是台湾第二大芯片代工企业，也是世界第二大的芯片代工企业。华虹NEC和宏力半导体已经合并，二者为内地较大的代工企业。 联华电子公司 (美国纽约证券交易所代号：UMC，台湾证券交易所代号：2303) 是世界著名的半导体承包制造商。该公司利用先进的工艺技术专为主要的半导体应用方案生产各种集成电路（IC）。联华电子拥有先进的承包生产技术，可以支持先进的片上系统 (SOC) 设计，其中包括 0.13 微米 (micron)铜互连、嵌入式 DRAM、以及混合信号/RFCMOS。此外，联华电子是利用 300mm 晶圆进行芯片生产的领导厂商，目前拥有三间 300mm 晶圆芯片制造厂，其中包括台湾的 Fab 12A制造工厂、设在新加坡的与Infineon Technologies合资的 UMCi (定于 2003 年中期试产)、以及也设在新加坡的与 AMD 合资AU Pte. Ltd. 公司建设的芯片制造厂(定于 2005 年落成并投入生产)。这三间芯片制造厂均设于重要的战略位置，可为世界各地的客户提供服务。联华电子在台湾、日本、新加坡、欧洲及美国均设有办事处，在全球各地的员工有 8,500 多名。 摘自百度百科 台湾除去台积电就是他，可以说台湾的芯片加工他也算是寡头之一，工艺先进，良品率较好，所以我们经常看到UMC代工的芯片。300mm晶圆属于大晶圆，过去是使用200mm晶圆来制造芯片。 德州仪器（Texas Instruments）：也就是我们常见的TI。 德州仪器 (TI) 是全球领先的数字信号处理与模拟技术半导体供应商，亦是推动因特网时代不断发展的半导体引擎。 ——来自德州仪器官网
我们比较常见的来自德州仪器的产品，最多的就是供电控制芯片，还有就是INTEL的了。这种芯片的价格每万颗采购价在1.5美元左右，多路控制的相应要高些。无论是旗舰还是普通的板卡，都会采用德州仪器的控制IC。高端一点的就买诸如低热的，高效能的等等。 信号芯片，磁盘芯片，网络芯片，时钟发生器等等，在板卡上的一颗颗的小芯片到处都可以看到德州仪器的身影。德州仪器世界信息和科技的前10强企业，当然也是世界500强企业。他们提供了各种廉价稳定的芯片方案，拥有巨大的出货量。 写这个部分的时候本来还包括了，美国国家半导体，补完的时候发现都你妹的被TI收购快2年了·········· 意法半导体：这个比较有意思，是由一个意大利公司和一个法国公司合并的，大名鼎鼎的ST，位列世界半导体航母第五位 我们经常看到的，铁素体电感 高品质MOSFET，很多都是出自意法半导体之手，至于这些东西是干什么的，主板篇会详细解释。 同样的意法半导体提供了很多非常优秀的方案，被大量板卡商采用。当然电脑业的收入大概只占到意法半导体的15%。 超微半导体：内地命名为超威半导体。 公司名称：Advanced Micro Devices 简写就是AMD 最初AMD生产的80X86系列和INTEL没有区别，当然更早期产品还不是X86结构的，可能都不能算是CPU，只能说是微芯片，而且在其CPU市场发展起来前，内存领域是公司的收入主要来源。从K5开始AMD开始生产自己的架构产品。AMD在1996年收购了NexGen公司以后推出K6，之后AMD的CPU逐步走向成熟，同时PR值也成为了AMD的特色。从K8开始，AMD的CPU日益彪悍，赛扬的价格奔腾的性能，而且也是相当能超。曾经有段时间，AMD的处理器几乎成为了低端平台的首选。而且AMD比INTEL更早突破1G频率，给INTEL留下了深深的心理阴影，以至于INTEL拼了命的要在任何G的关口拿下AMD，这也错误的导致了INTEL 4G cpu的策略，这个错误的方向致使K8在市场上横行了2年有余。到了今日的AMD已经发展到了推土机，也陪伴PC走过了30个年头，当然至今AMD依然没有在浮点运算和服务器领域击败INTEL。AMD和INTEL斗了几十年，给消费者带来了空前的技术体验和实惠。即使AMD可以凭借反托拉斯法案逍遥过日子，其依旧在设计上不懈努力，这是值得肯定的。对比那个早早就收购cyrix和S3，坐拥处理器芯片组图形加速器完整平台确毫无建树的VIA来说，AMD要好太多了。 INTEL曾经和AMD打了长达8年的官司，目前二人之间有技术共享协议和反垄断协议，磕磕碰碰的过了这么多年。现在双方不停的价格战，技术站，宣传战。其官方文档也培养了大量的处理器爱好者。 2006年7月24日AMD正式宣布54亿美元并购ATI，AMD以42亿美元现金和5700万股AMD普通股收购截止2006年7月21日发行的ATI公司全部的普通股。AMD有了芯片组支持，ATI有了平台支持。。 现在AMD要走的路还很远。 INTEL 一个非常牛逼的芯片公司，无论好的坏的方面都是。没了。
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发表于 2012-7-26 01:57
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